Hvis der er uklarheder i denne artikel, bedes du se den originale engelske version.

Xilinx KCU116: Den omkostningseffektive 100 Gbps-netværks- og lager-FPGA-udviklingsplatform

Af Thanaporn Sangpaithoon

Kintex® UltraScale+™-familien anses for at være den bedste pris/ydelse/watt-balance FPGA-enhed bygget på TSMC 16 nm FinFET-teknologi fra Xilinx®. Ved at kombinere den nye UltraRAM og den nye optimeringsteknologi til sammenkobling (SmartConnect) leverer denne enhed den mest omkostningseffektive løsning til applikationer, der kræver transceivere med høj kapacitet til 100 Gbps-forbindelseskerner. Denne familie er designet specielt til netværks- og lagringsapplikationer såsom behandling af netværkspakker og trådløs MIMO-teknologi, 100 Gbps kablet netværk, netværksacceleration i industrien og datacentre samt NVMe SSD-lagringsacceleration (solid-state drive). Denne artikel demonstrerer 100 Gbps-løsningen med TCP Offload Engine-netværk og NVMe SSD-implementering på Xilinx' KCU116 Evaluation Kit ved hjælp af Design Gateway's TOE100G-IP kerne, som er beregnet til CPU-løsninger med 12 GB/s TCP-transmission over 100 GbE-interface, og NVMeG4-IP kerne, som kan opnå en utrolig hurtig ydeevne på ca. 4 GB/s pr. SSD.

Introduktion til Kintex® UltraScale+ KCU116-evalueringssættet

KCU116 er ideel til evaluering af vigtige Kintex UltraScale+ funktioner, især 28 Gbps transceiver-ydelsen. Dette kit er velegnet til hurtig prototyping baseret på en XCKU5P-2FFVB676E FPGA-enhed.

Kortet indeholder en onboard 1 GB 32-bit DDR4-2666 DDR4-2666, FMC-udvidelsesporte til 1 x M.2 NVMe SSD og PCIe Gen4 x8 baner til op til 2 x M.2 NVMe SSD-interface. 16 x 28 Gbps GTY-transceivere er tilgængelige til både PCIe Gen4- og implementering af 100 GbE-grænseflader og har en række perifere grænseflader samt FPGA-logik til brugertilpassede designs.

Billede af Xilinx KCU116 evalueringssæt (klik for at forstørre)Figur 1: KCU116-evalueringssæt. (Billedkilde: Xilinx Inc.)

Sammen med Design Gateway's IP kerner giver KCU116 alt, hvad der er nødvendigt for at udvikle avancerede 100 Gbps-netværks- og lagerløsninger uden at have brug for MPSoC-understøttelse.

Implementering af 100 Gbps netværks- og lagerløsninger

Diagram over 100 Gbps netværks- og lagerløsning på KCU116Figur 2: 100 Gbps netværks- og lagerløsning på KCU116. (Billedkilde: Design Gateway)

Selv om Kintex UltraScale+-enheder ikke har MPSoC-teknologi som Zynq UltraScale+, er det muligt at implementere netværks- og behandling af NVMe-lagringsprotokol uden brug af processorer og operativsystemer ved at udnytte Design Gateway's IP kerne-løsninger:

  1. TOE100G-IP: 100 GbE Full TCP-protokol stak IP kerne uden brug af en CPU
  2. NVMeG4-IP: Standalone NVMe Host Controller med indbygget PCIe Gen4 Soft IP

Både TOE100G-IP og NVMeG4-IP kan fungere uden behov for CPU/OS/driver. Brugerlogik til kontrol- og dataplanen med begge IP'er kan implementeres af ren hardwarelogik eller bare-metal OS af Microblaze, hvilket gør det muligt at udvikle applikationer og algoritmer på højt niveau hurtigere og nemmere uden at skulle bekymre sig om komplicerede netværk og NVMe-protokoller. Dette åbner nye muligheder for avancerede løsninger på systemniveau, f.eks. opsamling af sensordata, on kort-computing og AI-baserede Edge computing-enheder.

Design Gateway's TOE100G-IP til UltraScale+-enheden

Billede af TOE100G-IP-systemerFigur 3: TOE100G-IP-systemer. (Billedkilde: Design Gateway)

TOE100G IP-kernen implementerer TCP/IP stakken (i hardwire-logik) og forbindes med Xilinx' 100 Gb Ethernet Subsystem-modul til hardware i det lavere lag. Brugergrænsefladen i TOE100G-IP'en består af en registergrænseflade til styresignaler og en FIFO-grænseflade til datasignaler. TOE100G-IP'en er designet til at oprette forbindelse til 100 Gb Ethernet-subsystemet, som bruger en 512-bit AXI4-ST til at oprette forbindelse til brugergrænsefladen. Ethernet-subsystemet, som leveres af Xilinx, omfatter EMAC-, PCS- og PMA-funktioner. Urfrekvensen for brugergrænsefladen i 100 Gb Ethernet-undersystemet er 322,265625 MHz.

TOE100G-IP's funktioner

  • Implementering af en komplet TCP/IP stack
  • Understøtter én session med én TOE100G IP (Multisession kan implementeres ved at bruge flere TOE100G IP'er))
  • Understøtter både server- og klienttilstand (passiv/aktiv åbning og lukning)
  • Understøtter Jumbo frame
  • Enkel data-interface ved hjælp af standard FIFO-interface
  • Enkel kontrolgrænseflade med RAM-interface med en enkelt port

FPGA-ressourceforbruget på XCKU5P-2FFVB676E FPGA-enheden er vist i tabel 1 nedenfor.

Familie Eksempel Enhed Fmax (MHz) CLB-regler CLB LUT'er CLB IOB BRAMTile URAM GTY Designværktøj
Kintex-Ultrascale+ XCKU5P-FFVB676-2E 350 12883 17535 3208 - 53 - 4 Vivado2019.1

Tabel 1: Eksempel på implementeringsstatistik for Kintex Ultrascale+-enheden

Flere detaljer om TOE100G-IP er beskrevet i databladet, som kan downloades fra Design Gateway's websted.

Design Gateway's NVMe PCIe Gen4 host-controller til GTY-transceivere

Kintex UltraScale+ har en GTY-transceiver, der kan understøtte PCIe Gen4-interface, men en PCIe Gen4-integreret blok og ARM-processor er ikke tilgængelig.

Design Gateway løste dette problem ved at udvikle NVMeG4-IP-kernen, der kan køre som en standalone NVMe host-controller med indbygget PCIe soft IP og PCIe bridge-logik i en enkelt kerne. Aktivering af NVMe PCIe Gen4 SSD-adgang forenkler brugergrænsefladen og gør det muligt at designe standardfunktioner, så de er lette at bruge uden at skulle have kendskab til NVMe-protokollen.

Billede af NVMeG4-IP-blokdiagramFigur 4: NVMeG4-IP-blokdiagram. (Billedkilde: Design Gateway)

NVMeG4-IP's funktioner

  • Kan implementere applikationslag, transaktionslag, datalinklag og nogle dele af det fysiske lag til at få adgang til NVMe SSD'en uden CPU eller ekstern DDR-hukommelse
  • Fungerer med Xilinx PCIe PHY IP konfigureret som en 4-lane PCIe Gen4 (256-bit busgrænseflade)
  • Inkluderer 256 Kbyte RAM-databuffer
  • Understøtter seks kommandoer, dvs. Identify, Shutdown, Write, Read, SMART, and Flush (valgfri understøttelse af yderligere kommandoer er tilgængelig)
  • Brugerens clock-frekvens skal være større end eller lig med PCIe-clock (250 MHz for Gen4)

FPGA-ressourceforbruget på XCKU5P-2FFVB676E FPGA-enheden er vist i tabel 2 nedenfor.

Familie Eksempel Enhed Fmax (MHz) CLB-regler CLB LUT'er CLB IOB BRAMTile URAM GTY Designværktøj
Kintex-Ultrascale+ XCKU5P-FFVB676-2E 300 19214 21960 4382 - 12 8 4 Vivado2019.1

Tabel 2: Eksempel på implementeringsstatistik for Kintex Ultrascale+-enheden.

Flere detaljer om NVMeG4-IP er beskrevet i databladet, som kan downloades fra Design Gateway's websted.

Eksempel på implementering af TOE100G-IP og resultat af ydeevne på KCU116

Figur 5 viser en oversigt over referencedesignet baseret på KCU116 for at demonstrere implementeringen af TOE100G-IP. Demosystemet omfatter Microblaze-systemer med Bare-metal OS, brugerlogik og Xilinx' 100 Gb Ethernet-subsystemer.

Billede af TOE100G-IP-demosystemets blokdiagramFigur 5: Blokdiagram for TOE100G-IP-demosystemer. (Billedkilde: Design Gateway)

Demosystemet er designet til at evaluere TOE100G-IP-drift i både klient- og servertilstand. Testlogikken gør det muligt at sende og modtage data med et testmønster for at opnå den højest mulige datahastighed på brugergrænsefladesiden. For en 100 GbE-grænseflade med KCU116 kræves der fire SFP+ transceivere (25GBASE-R) og fiberkabel som vist i figur 6.

Billede af TOE100G-IP-demomiljøet opsat på KCU116Figur 6: TOE100G-IP-demomiljø opsat på KCU116. (Billedkilde: Design Gateway)

Et eksempel på et testresultat, hvor 100G sammenlignes med andre (1G/10G/25G/40G), er vist i figur 7.

Graf over sammenligning af TOE100G-IP-ydelsen med 1G/10G/25G/40G på KCU116Figur 7: Sammenligning af TOE100G-IP-ydelsen med 1G/10G/25G/40G på KCU116. (Billedkilde: Design Gateway)

Testresultatet viser, at TOE100G-IP er i stand til at opnå en hastighed på ca. 12 GB/s TCP-transmission.

Eksempel på implementering af NVMeG4-IP og resultat af ydeevne på KCU116

Figur 8 viser oversigten over referencedesignet baseret på KCU116 for at demonstrere 1CH NVMeG4-IP-implementering. Det er muligt at implementere flere instanser af NVMeG4-IP for at opnå højere lagerydelse, hvis FPGA-ressourcerne er tilgængelige fra det brugertilpassede design.

For flere detaljer om NVMeG4-IP-referencedesignet henvises til NVMeG4-IP-referencedesigndokumentet, der findes på Design Gateway's websted.

Diagram med oversigt over NVMeG4-IP-referencedesignFigur 8: Oversigt over NVMeG4-IP-referencedesign. (Billedkilde: Design Gateway)

Demosystemet er designet til at skrive/verificere data med NVMe SSD'en på KCU116. Brugeren styrer testoperationen via en seriel konsol. For at NVMe SSD'en kan interfacet med KCU116, kræves der et AB18-PCIeX16-adapterkort som vist i figur 9.

Billede af NVMeG4-IP-demomiljøet opsat på KCU116 (klik for at forstørre)Figur 9: NVMeG4-IP-demomiljø opsat på KCU116. (Billedkilde: Design Gateway)

Eksempel på testresultatet ved at køre demosystemet på KCU116 med 512 GB Samsung 970 Pro er vist i figur 10.

Graf over NVMe SSD-læse-/skriveydelse på KCU116 ved brug af Samsung 970 PRO SFigur 10: NVMe SSD læse-/skriveydelse på KCU116 ved brug af Samsung 970 PRO S. (Billedkilde: Design Gateway)

Konklusion

Både TOE100G-IP og NVMeG4-IP kernen giver en løsning til at udnytte 100 Gbps-forbindelsesmulighederne på KCU116-kortet til implementering af netværk og NVMe-lagringsapplikationer. En TOE100G-IP er i stand til at overføre ca. 12 GB TCP-transmission over 100 GbE. NVMeG4-IP kan levere meget højtydende lagring med NVMe PCIe Gen4 med ca. 4 GB/s pr. SSD. Flere forekomster af NVMeG4-IP kan bruges til at danne en RAID0-controller og kan øge lagerydelsen for at matche 100 GbE-transmissionshastigheden.

KCU116-evalueringssættet og Design Gateway's netværks- og lager-IP-løsninger giver mulighed for at nå målet om den højest mulige ydeevne med det lavest mulige FPGA-ressourceforbrug til en meget omkostningseffektiv løsning eller et meget omkostningseffektivt produkt baseret på Xilinx® Kintex UltraScale+®-enheden.

Du kan få flere oplysninger om TOE100G-IP og NVMeG4-IP, databladet, det tilgængelige referencedesign og opsætningen af demomiljøet findes på Design Gateway's websted på:

https://dgway.com/TOE100G-IP_X_E.html

https://dgway.com/NVMeG4-IP_X_E.html

Disclaimer: The opinions, beliefs, and viewpoints expressed by the various authors and/or forum participants on this website do not necessarily reflect the opinions, beliefs, and viewpoints of Digi-Key Electronics or official policies of Digi-Key Electronics.

Om denne forfatter

Thanaporn Sangpaithoon

Thanaporn Sangpaithoon has been working at Design Gateway Co., Ltd. since 2001. He has been involved in FPGA design projects and successfully developed Serial ATA IP Core on Xilinx Virtex-4 in 2006. Now he is General Manager, responsible for sales and business development.